아테리스는 차세대 인터커넥트 타이밍 자동화 솔루션인 ‘PIANO 2.0 타이밍 클로저 패키지(Timing Closer Package)’를 발표했다. 

PIANO 2.0은 FlexNoC PhysicalTM 패키지 사용 고객들을 위해 캐시 코히어런트 및 비(非)코히어런트 서브시스템에 모두 자동화된 인터커넥트 타이밍 클로저를 제공한다.

초미세 반도체 공정 기술과 핀펫(FinFET) 트랜지스터 사용이 증가하면서, 온칩 인터커넥트는 타이밍 클로저 이슈에서 중요한 원인이 되고 있다. 이러한 이슈들은 대부분 설계 공정의 후반부에 발견되므로 개발 일정에 차질을 초래하거나 제품 출시를 지연시킨다. 현재 설계팀들은 ECO(Engineering Change Order) 공정을 통해 칩 넷리스트에 파이프라인 단을 수동으로 삽입함으로써 이러한 문제를 처리하고 있다.

PIANO 2.0은 SoC 설계 플로 초반부터 작동하는 기술을 이용해 백엔드 타이밍 문제를 해결하므로 일정 지연의 위험을 줄여준다. 

이 기술은 아테리스의 FlexNoC 및 Ncore 인터커넥트 제품을 사용하는 고객들에게 물리적 인터커넥트 거리 개념을 알려준다. 우선, PIANO는 개별 인터커넥트 링크와 트레이스 길이를 계산한 후, 반도체 기술 공정에 대한 정보와 성능 목표를 활용해 인터커넥트 파이프라인을 가까운 타이밍에 자동 연결한다. 그런 다음, PIANO는 시놉시스(Synopsis)나 케이던스(Cadence) 툴 체인의 물리적 합성 능력을 이용해 이 타이밍 클로저 회로에 대한 평가를 지원한다.

수동식 파이프라인 삽입 방식에 비해 타이밍 종료에 요구되는 시간을 줄임으로써, 전반적인 일정 지연 위험을 완화한다. 그리고 잘 정의된 기법을 이용해 인터커넥트 타이밍 작업을 24시간 이내에 종료한다. 

또한 파이프라인 단을 과잉 공급하는 수동식 파이프라인 삽입 방식에 비해 인터커넥트 면적을 10∼15% 감축하며, 파이프라인 로직 수가 적고 LVT(Low Voltage Threshold) 셀도 더 적게 사용하기 때문에 인터커넥트 전력 소비를 절감한다. 그뿐 아니라 배치 및 배선(P&R: Place and Route) 툴이 더 좋은 시작점을 갖도록 하는 파이프라인 단 위치를 제공하므로 비용 증가를 유발하는 P&R 반복을 제거한다.

▲ AutoPipe Violation Detail and Flpan Cropped

PIANO 2.0의 새로운 기능

SoC 설계 개발 단계에서 타이밍 클로저 지침을 제공하기 위해 IP 목록으로부터 메타 플로어플랜(Meta-floorplan)을 생성한다. 

제조 플로어플랜을 LEF/DEF 및 TCL 포맷으로 입력 및 출력하며 다음과 같은 첨단 기능들을 갖춘 자동화된 파이프라인이 삽입된다.

·개별 타이밍 경로들을 최적화하기 위한 타이밍 클로저 파라미터 편집

·다중 주파수 및 전압 도메인 간의 교차를 자동으로 처리

·타이밍 클로저 분석 보고서를 자동으로 생성

또한 시놉시스의 디자인 컴파일러 그래피컬 및 IC 컴파일러 Ⅱ(Synopsys’ Design Compiler Graphical and IC Compiler Ⅱ)와 케이던스의 제너스 및 이노버스(Cadence’s Genus and Innovus) 물리적 합성 툴 체인이 통합된다.

아테리스의 회장 겸 CEO인 찰스 자낙(K. Charles Janac)은 “PIANO 타이밍 클로저 패키지의 핵심 기술은 현재 생산 중인 몇몇 복잡한 핀펫 SoC 설계에 적용되고 있다”며, “PIANO 2.0은 아테리스의 Ncore 캐시 코히어런트 인터커넥트, FlexNoC 비-코히어런트 인터커넥트 IP 제품들과 동작하는 차세대 자동 인터커넥트 타이밍 클로저 솔루션을 공급하기 위해 반도체 설계팀들과 18개월 동안 협력한 결과물”이라고 말했다.

PIANO 2.0 타이밍 클로저 패키지는 FlexNoC와 Ncore 인터커넥트 IP 라이선스에 추가하여 지금 즉시 활용 가능하며, 추가적인 기능들은 2017년 2분기에 제공될 예정이다.

김유활 기자 (yhkim@hellot.net)